VerilogManual
最終更新：
orehaore21 2007年11月27日(火) 14:00:09履歴
言語リファレンス 
演算子
- 算術演算
| 種類 | 記号 | 用例 | 説明 |
| 加算 | + | 1+2 | 加算結果を返す |
| 減算 | - | 1-2 | 減算結果を返す |
| 乗算 | * | 1*2 | 乗算結果を返す |
| 除算 | / | 1/2 | 除算結果を返す |
- ビット演算
| 種類 | 記号 | 用例 | 説明 |
| 論理否定 | ~1 | 論理否定(NOT)を返す | |
|---|---|---|---|
| 論理積 | & | 1+2 | 論理積(AND)を返す |
| 論理和 | | | 1-2 | 論理和(OR)を返す |
| 排他的論理和 | 1*2 | 排他的論理和(XOR)を返す |
- 論理演算
| 種類 | 記号 | 用例 | 説明 |
| 論理否定 | a | 1bit論理否定(NOT)を返す | |
|---|---|---|---|
| 論理積 | && | 1+2 | 1bit論理積(AND)を返す |
| 論理和 | || | 1-2 | 1bit論理和(OR)を返す |
- 関係演算
| 種類 | 記号 | 用例 | 説明 |
| 等号 | == | a==b | 左右が等しい(Xは常に真) |
| 不等号 | = | a!=b | 左右が等しくない(Zは常に真) |
|---|---|---|---|
| 完全等号 | === | a===b | 左右が等しい(X,Zも比較) |
| 完全不等号 | == | a!==b | 左右が等しくない(X,Zも比較) |
| 小 | < | a<b | 左は右より小さい |
| 以下 | <= | a<=b | 左は右と等しいか、小さい |
| 以上 | >= | a>b | 左は右と等しいか、大きい |
- 条件演算
| 種類 | 記号 | 用例 | 説明 |
| 三項演算 | ?: | a?1:2 | 第1項が真なら第2項、偽なら第3項 |
- 代入演算
| 種類 | 記号 | 用例 | 説明 |
| ブロッキング代入 | = | a=1 | 代入は記述の上から順で行われる |
| ノンブロッキング代入 | <= | a<=1 | 記述の上から連続する複数の代入を同時に行う |
- リダクション演算
| 種類 | 記号 | 用例 | 説明 |
| リダクション論理積 | & | &a | 全ビットの論理積(AND)を返す |
| リダクション論理和 | | | |a | 全ビットの論理和(OR)を返す |
| リダクション排他的論理和 | ^a | 全ビットの排他的論理和(XOR)を返す |
- 連接演算
| 種類 | 記号 | 用例 | 説明 |
| 連接演算 | { } | {a,b} | 複数の数値を繋げて一つの数値にする |
| 連接演算 | { } | {4{a}} | 一つの数値を複数繋げて一つの数値にする |
コンパイラ指示子
- `define
- `include
- `ifdef - else - endif
- `timescale
構文
宣言
- module - endmodule
- task - endtask
- function - endfunction
- assign
- always
制御構文
- if - else - endif
- for
- while
- begin - end
- case - endcase
変数
- wire
- reg
- integer
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