趣味でハードウェア設計

Verilatorは、高速なVerilog-HDLシミュレータです。
もともと、CPUをC言語にて検証するためにVerilogからCへのトランスレータとして開発されました。
Verilatorの基本機能は「論理合成可能なVerilogコードをC++/SystemC/SystemPerlに変換する」ことです。
その他、Lint機能やCoverage機能が搭載されています。


Verilatorを使用する場合、テストベンチはC++やSystemCで書くことになります。
テストベンチをverilogで書いても、#遅延やinitial文での@(posedge clk)が変換できないからです。
このあたり取っ付きにくい所かもしれません。

• 高速シミュレーション
• 4値ではなく2値のみ
• 入出力信号はデフォルトuint32_t

• Verilog合成サブセット
• initialステートメント
• 適切なブロッキング/ノンブロッキング文
• function文
• task文
• 多次元配列
• 符号付き変数
• 簡単なSystemVerilogアサーションとカバレッジ
• Verilog-2001